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General Information

Country
Austria
City
Wien
Department
Ingenieurwesen
Posted
10.01.2024
Working Time
Vollzeit

Description and Requirements

Möchtest du Teil eines Teams werden, das die Art, wie wir das Internet erleben, verändern wird? Voutique entwickelt Produkte, mit denen wir das Internet auf nie da gewesene Weise erleben können. Wir suchen bei Voutique einen leitenden Ingenieur für RTL Design.

Deine Aufgaben?

•        Entwicklung und Konzeption von Mikro-Architektur-Spezifikationen
•        Kenntnisse zu Bus-Protokollen (AHB, APB, AXI…)
•        RTL-Entwicklung und -Debugging für Verilog und SystemVerilog
•        Formulierung von Assertions für RTL-Code und Beweisführung anhand formaler Verifikation
•        Enge Zusammenarbeit mit Validierungs- und Implementierungsteams, um allen funktionalen Anforderungen sowie Performance- und Bereichszielen zu entsprechen
•        Planung, Tracking, Partnerkommunikation
•        Linien-Management, Coaching, Betreuung und Leitung der Ingenieure/des Teams
•        Optimierung von Methoden/Prozessen zur Verbesserung der Effizienz/Qualität
•        Erfahrung mit formaler Verifikation hilfreich

Was wir suchen:

•        BE/B. im technischen Bereich oder MS/M. im technischen Bereich
•        5–12 Jahre relevante Berufserfahrung in der Entwicklung/Leitung komplexer SoC-Designs
•        Ausarbeitung konsistenter, vollständiger und präziser Spezifizierungen
•        Exzellente Kommunikationsfähigkeiten (schriftlich, verbal, bei Präsentationen)
•        Gute Kooperation und Kommunikation mit anderen Voutique-Mitarbeitern – sowohl lokal als auch standortübergreifend
•        Eigeninitiative beim Finden von Lösungen für relevante Probleme
•        Motivation, Kompetenzen kontinuierlich weiterzuentwickeln und verschiedene Verantwortungsbereiche zu übernehmen

Nützliche Kompetenzen für die Rolle:

•        Praktische Erfahrung mit der Verwendung von Verilog HDL für Designs
•        Nachweisliche Erfahrung mit Designs für gezielte PPA; fundiertes Know-how, um die richtigen Kompromisse bei Funktionen, PPA, Entwicklungskosten, Verifikationseffizienz/-qualität usw. zu schließen